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我國(guó)科學(xué)家在超低功耗集成電路晶體管領(lǐng)域取得突破
集成電路的發(fā)展目標(biāo)已經(jīng)由提升性能和集成度轉(zhuǎn)變?yōu)榻档凸模渥钣行У姆椒唇档凸ぷ麟妷骸Ｄ壳埃パa(bǔ)金屬氧化物半導(dǎo)體（CMOS）集成電路（14/10納米技術(shù)節(jié)點(diǎn)）工作電壓已經(jīng)降低到了0.7V，而金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管中亞閾值擺幅（60毫伏/量級(jí)）的熱激發(fā)限制導(dǎo)致其工作電壓不能低于0.64V。因此，開發(fā)室溫下亞閾值擺幅小于60毫伏/量級(jí)且開態(tài)電流大、性能穩(wěn)定、制備簡(jiǎn)單的超低功耗晶體管，對(duì)于推動(dòng)CMOS技術(shù)發(fā)展，實(shí)現(xiàn)超低功耗的集成電路具有重要意義。
在國(guó)家重點(diǎn)研發(fā)計(jì)劃“納米科技”重點(diǎn)專項(xiàng)的支持下，北京大學(xué)張志勇教授、彭練矛教授課題組提出一種新型超低功耗的場(chǎng)效應(yīng)晶體管，采用具有特定摻雜的石墨烯作為 “冷”電子源，用半導(dǎo)體碳納米管作為有源溝道，采用高效率的頂柵結(jié)構(gòu)，構(gòu)建出狄拉克源場(chǎng)效應(yīng)晶體管（DS-FET），實(shí)現(xiàn)了室溫下40毫伏/量級(jí)左右的亞閾值擺幅。DS-FET具有優(yōu)秀的可縮減性，當(dāng)器件溝道長(zhǎng)度縮至15nm時(shí)，仍可保持性能穩(wěn)定。同時(shí)，DS-FET具有與金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管相比擬的驅(qū)動(dòng)電流，作為亞60毫伏/量級(jí)的關(guān)態(tài)和開態(tài)特性綜合指標(biāo)的關(guān)鍵參數(shù)I60=10μA/μm，是目前已發(fā)表的隧穿晶體管最佳性能的2000倍，完全達(dá)到了國(guó)際半導(dǎo)體發(fā)展路線圖（ITRS）對(duì)器件實(shí)用化的標(biāo)準(zhǔn)，能夠滿足未來(lái)超低功耗集成電路對(duì)晶體管的需要。
狄拉克源晶體管的發(fā)明突破了室溫下亞閾值擺幅在熱發(fā)射理論極限為60毫伏/量級(jí)的傳統(tǒng)器件物理概念，同時(shí)保持普通晶體管的高性能器件結(jié)構(gòu)，有望將集成電路的工作電壓降低到0.5V及以下，為3nm以后技術(shù)節(jié)點(diǎn)的集成電路技術(shù)提供解決方案。該工作于6月14日在線發(fā)表在《科學(xué)》雜志上。
